Ingénieur Conception FPGA UVM
ViaSat Antenna Systems SA
Zürich +
Infos sur l'emploi
- Date de publication :26 juin 2025
- Taux d'activité :100%
- Type de contrat :Durée indéterminée
- Lieu de travail :Zürich +
Une équipe. Des défis mondiaux. Des opportunités infinies. Chez Viasat, notre mission est de fournir des connexions capables de changer le monde. Depuis plus de 35 ans, Viasat contribue à façonner la manière dont les consommateurs, les entreprises, les gouvernements et les militaires du monde entier communiquent. Nous recherchons des personnes qui pensent en grand, agissent sans peur et créent un environnement inclusif qui génère un impact positif pour rejoindre notre équipe.
Ce que vous ferez
Viasat est une entreprise technologique en pleine croissance qui conçoit, déploie et exploite des produits et services SATCOM innovants à l’échelle mondiale ! Chez Viasat Government - Secure Network Systems (SNS), vous travaillerez avec des ingénieurs très motivés dans un environnement passionnant et dynamique. Vous pourrez utiliser votre expérience en ingénierie pour soutenir la prochaine génération de produits et systèmes de communication avancés.
Dans ce rôle, vous aiderez à développer des algorithmes de traitement de signal à haute vitesse et/ou des protocoles réseau dans des FPGA. La personne sera responsable de la vérification de la conception RTL au niveau unitaire et système, de la mise en œuvre d’environnements UVM et de cas de test. Elle collaborera avec d’autres ingénieurs de différents domaines et devra être capable de travailler aussi bien en petite équipe qu’en grande équipe. Une expérience dans le développement de conceptions FPGA haute performance, d’encrypteurs réseau et de dispositifs cryptographiques est un plus.
Le quotidien
• Développement de bancs d’essai utilisant SystemVerilog/UVM
• Création de drivers, moniteurs, tableaux de scores, séquences et prédicteurs de modèles pour diverses interfaces
• Rédaction et débogage de cas de test aléatoires contraints et dirigés
• Débogage des tests échoués, compréhension à la fois du banc d’essai UVM et du code source VHDL/Verilog, travail en étroite collaboration avec les développeurs RTL
• Collecte et rapport de la couverture de code et fonctionnelle
• Maintien des régressions de simulation régulières
• Réalisation de revues de code et de conception et participation aux revues multifonctionnelles
• Maintien et contrôle de l’historique des révisions du code UVM
• Responsable de la prise en charge et de la résolution des problèmes techniques
Ce dont vous aurez besoin
• Diplôme de licence en génie électrique, génie informatique ou domaine connexe
• Plus de 5 ans d’expérience en conception FPGA/ASIC avec vérification UVM
• Connaissances fondamentales en logique numérique et considérations temporelles
• Excellentes compétences en communication écrite et orale, capacité à travailler avec une équipe géographiquement distribuée
• Souci du détail, capacité à suivre les processus et les directives de codage, participation aux revues de code et acceptation des retours
• Expérience avec les outils EDA de logique programmable, tels que AMD/Xilinx ISE/Vivado, Intel/Altera Quartus, Siemens/Mentor Graphics, Synopsys Synplify, SoftCore Micro embarqués dans MicroChip, etc.
• Expérience avérée dans la conception et l’implémentation de modules FPGA/ASIC utilisant Verilog et/ou VHDL avec simulation UVM et développement de bancs d’essai
• Familiarité avec la conception et le codage pour la réutilisation, la maintenabilité et la scalabilité
• Désir de faire partie d’une équipe, collaborant sur de grandes conceptions système
• Travailler de manière autonome, prendre des initiatives et assumer la responsabilité des tâches et des résultats
• Citoyenneté américaine requise
• Doit posséder une habilitation de sécurité SECRET active des États-Unis
• Ce poste est à 100 % sur site et le titulaire travaillera dans l’un des sites suivants : Carlsbad, CA, ou Marlborough, MA
• Capacité à voyager jusqu’à 10 %
Ce qui vous aidera dans votre travail
• Diplôme MSEE préféré
• Familiarité avec TCL, Perl, Python ou un autre langage de script
• Expérience avec des interfaces à haute vitesse comme SERDES, DDR2/3/4, LVDS
• Expérience avérée en débogage, diagnostic et résolution de problèmes de conceptions embarquées
• Expérience avec le reste du processus de conception FPGA, de la phase des exigences à la documentation, conception, implémentation du code source, placement & routage, tests matériels et intégration
• Expérience et familiarité avec les environnements de développement basés sur Linux
• Habilitation de sécurité Secret active des États-Unis
#LI-BBS
Fourchette de salaire
127 000,00 $ - 200 500,00 $ / annuellement. Pour des lieux de travail spécifiques dans la région de San Jose, la baie de San Francisco et la région métropolitaine de New York, la fourchette de salaire de base pour ce poste est de 144 500,00 $ - 216 500,00 $ / annuellement
Chez Viasat, nous prenons en compte de nombreux facteurs pour la rémunération, y compris l’étendue du poste ainsi que votre parcours et expérience. Le salaire de base peut varier en fonction des connaissances, compétences et expériences liées au poste. Des incitations supplémentaires en espèces ou en actions peuvent être fournies dans le cadre du package de rémunération, en plus d’une gamme d’avantages médicaux, financiers et/ou autres, selon le poste proposé. Découvrez les offres complètes d’avantages de Viasat axées sur votre santé et bien-être holistiques sur https://careers.viasat.com/benefits.
Déclaration EEO
Viasat est fier d’être un employeur garantissant l’égalité des chances, cherchant à créer un environnement accueillant et diversifié. Tous les candidats qualifiés seront pris en considération pour un emploi sans distinction de race, couleur, religion, sexe, identité ou expression de genre, orientation sexuelle, origine nationale, ascendance, handicap physique ou mental, état médical, statut marital, génétique, âge, statut de vétéran ou tout autre statut ou caractéristique légalement protégée applicable. Si vous souhaitez demander un aménagement en raison d’un handicap pour compléter cette candidature en ligne, veuillez cliquer ici .